Missing ManageAsynchronousReadPort option on synthesis

dmt/B_mappers/vhdlTemplateBrave.py

@@ -316,6 +316,7 @@ project.setOptions({'UseNxLibrary': 'Yes',
 		    'MergeRegisterToPad': 'Always',
                     'ManageUnconnectedOutputs': 'Ground',
                     'ManageUnconnectedSignals': 'Ground',
+                    'ManageAsynchronousReadPort': 'Yes',
                     'DefaultRAMMapping': 'RAM'})
 project.addMappingDirective('getModels(.*regfile_3p.*)', 'RAM', 'RF')
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